![verilog HDLBits刷題[Bulid a circuit from a simulation waveform]“Sim/circuit8”---Sequential circuit8](http://pic.xiahunao.cn/yaotu/verilog HDLBits刷題[Bulid a circuit from a simulation waveform]“Sim/circuit8”---Sequential circuit8)
1、題目2、分析觀察p發(fā)現(xiàn)p部分和a一樣并且當(dāng)clock為1時paclock為0時p保持不變q只在clock的下降沿發(fā)生變化觀察得到q是p的時鐘下降沿采樣3、代碼module top_module ( input clock, input a, output p, output q ); always (negedge clock) begin q p; end assign p clock ? a :p; endmodule4、結(jié)果 verilog HDLBits刷題[Bulid a circuit from a simulation waveform]“Sim/circuit8”---Sequential circuit8
1、題目2、分析觀察p發(fā)現(xiàn)p部分和a一樣并且當(dāng)clock為1時paclock為0時p保持不變q只在clock的下降沿發(fā)生變化觀察得到q是p的時鐘下降沿采樣3、代碼module top_module ( input clock, input a, output p, output q ); always (negedge clock) begin q p; end assign p clock ? a :p; endmodule4、結(jié)果