1. 從“疊羅漢”到“立體大腦”POP封裝的核心價值在芯片設(shè)計這個行當里我們總在追求一個永恒的悖論如何在更小的空間里塞進更強的性能同時還要控制住成本和功耗。當摩爾定律在單顆芯片上逐漸逼近物理極限時工程師們的目光開始從“平面”轉(zhuǎn)向“立體”。POP封裝這個聽起來有點技術(shù)黑話的詞其實就是“Package on Package”的縮寫直譯過來就是“封裝體堆疊封裝體”。你可以把它想象成芯片世界的“疊羅漢”或者“立體拼圖”。它不是把晶體管做得更小而是換了一種思路把兩顆已經(jīng)完成封裝的芯片像搭積木一樣垂直堆疊在一起通過中間的焊球陣列實現(xiàn)電氣互連和物理支撐。我第一次深入接觸POP封裝是在一個智能手機主處理器的項目上。當時的需求非常明確基帶處理器和內(nèi)存必須緊挨著主應(yīng)用處理器以最短的路徑、最低的延遲進行數(shù)據(jù)交換同時還要為寸土寸金的手機主板省出寶貴的面積。傳統(tǒng)的并排放置方案Side-by-Side就像把客廳和臥室安排在房子的兩頭數(shù)據(jù)要“長途跋涉”既費時又耗能。而POP方案則像建起了“復(fù)式樓”把內(nèi)存直接“蓋”在了處理器頭頂上實現(xiàn)了最短的物理連接。這不僅僅是節(jié)省面積更是對系統(tǒng)性能的一次架構(gòu)級優(yōu)化。那么POP封裝到底解決了什么問題又適合誰來關(guān)注呢簡單說它主要服務(wù)于對空間、性能和功耗有極致要求的移動設(shè)備、物聯(lián)網(wǎng)終端等場景。如果你是硬件工程師、PCB布局工程師、采購或者是對電子產(chǎn)品內(nèi)部構(gòu)造感興趣的技術(shù)愛好者理解POP封裝的工作原理、設(shè)計挑戰(zhàn)和供應(yīng)鏈特點能讓你在方案選型、故障分析和成本控制時擁有更清晰的視角。接下來我們就一層層剝開POP封裝的技術(shù)內(nèi)核看看這個“立體大腦”是如何構(gòu)建并穩(wěn)定工作的。2. POP封裝的整體架構(gòu)與設(shè)計哲學2.1 核心架構(gòu)自上而下的三層視圖要理解POP不能只看兩顆芯片堆在一起那么簡單。我們需要建立一個自上而下的三層視圖模型。頂層封裝體Top Package通常這是堆疊結(jié)構(gòu)的上層。在移動設(shè)備中最常見的配置是頂層封裝體內(nèi)置了高速、低功耗的存儲器比如LPDDR4/5 DRAM。這顆存儲器芯片通過Wire Bonding打線或Flip Chip倒裝的方式封裝在一個薄型的基板Substrate上。這個基板的底部布滿了用于與下層連接的焊球Solder Balls。底層封裝體Bottom Package這是堆疊結(jié)構(gòu)的下層和基礎(chǔ)。它通常是系統(tǒng)的核心——比如應(yīng)用處理器AP或微控制器MCU。這顆核心芯片同樣被封裝在自己的基板上。而這個基板的頂部則設(shè)計有與頂層焊球相對應(yīng)的焊盤Land Pad。中間連接層Interconnection Layer這是POP技術(shù)的精髓所在也是最大的挑戰(zhàn)點。它由頂層底部的焊球和底層頂部的焊盤共同構(gòu)成。在回流焊Reflow過程中這些焊球熔化并與焊盤結(jié)合形成可靠的電氣與機械連接。這個連接層的高度Standoff Height、焊球的直徑和間距Pitch直接決定了堆疊的穩(wěn)定性和信號完整性。這種架構(gòu)的設(shè)計哲學在于“異構(gòu)集成”與“互連最短化”。將處理器和存儲器這兩種工藝、功能、測試流程都不同的芯片通過標準化、模塊化的封裝接口進行整合避免了將不同工藝線集成到同一顆硅片上的巨大難度和成本。同時物理距離的極致縮短使得數(shù)據(jù)總線可以運行在更高的頻率和更低的電壓下直接提升了帶寬并降低了動態(tài)功耗。2.2 為什么是POP關(guān)鍵優(yōu)勢與權(quán)衡選擇POP封裝從來不是因為它最簡單而是因為在特定場景下它的綜合收益最高。我們可以從幾個維度來對比1. 面積效率Area Efficiency這是POP最直觀的優(yōu)勢。它將原本需要平鋪在主板上的兩顆大芯片變成了一個“占地面積”僅相當于底層芯片的立體組件。對于手機、智能手表、TWS耳機等設(shè)備主板空間是頂級戰(zhàn)略資源節(jié)省下來的面積可以用于放置更大的電池或更多的傳感器。2. 電性能Electrical Performance處理器和存儲器之間的互連長度從毫米級縮短到亞毫米級。這意味著更低的傳輸延遲Latency、更少的信號完整性問題如反射、串擾以及實現(xiàn)同等數(shù)據(jù)速率所需的驅(qū)動電流更小。實測數(shù)據(jù)顯示與通過主板走線連接的方案相比POP結(jié)構(gòu)下的內(nèi)存訪問功耗可以降低15%-30%。3. 供應(yīng)鏈與測試靈活性Supply Chain Test FlexibilityPOP封裝中的頂層和底層封裝體是獨立制造和測試的。這意味著存儲器供應(yīng)商和處理器供應(yīng)商可以各自推進自己的工藝在最終堆疊前完成Known Good Die已知合格芯片或Known Good Package已知合格封裝體的測試。這大大提高了整體良率也給了設(shè)備制造商更靈活的元器件采購和備貨策略。然而天下沒有免費的午餐POP的這些優(yōu)勢是用額外的復(fù)雜性和成本換來的熱管理挑戰(zhàn)Thermal Challenge處理器是主要熱源現(xiàn)在它被“悶”在了下面上面還蓋著一層存儲器。熱量向上傳導(dǎo)的路徑被部分阻塞容易在底層芯片處積聚導(dǎo)致結(jié)溫Junction Temperature升高。這要求從芯片架構(gòu)如動態(tài)電壓頻率調(diào)節(jié)DVFS、封裝材料高導(dǎo)熱塑封料到系統(tǒng)散熱均熱板、石墨烯片進行全方位的協(xié)同設(shè)計。機械應(yīng)力與可靠性Mechanical Stress Reliability兩顆封裝體擁有不同的熱膨脹系數(shù)CTE。在設(shè)備使用中隨著溫度變化兩者膨脹收縮的程度不同會在中間的焊球連接處產(chǎn)生循環(huán)剪切應(yīng)力長期可能導(dǎo)致焊點疲勞開裂。這是POP封裝可靠性測試如溫度循環(huán)TC的重點關(guān)注對象。堆疊工藝精度要求高對準精度Alignment Accuracy要求通常在微米級。焊球共面性Coplanarity、焊膏印刷質(zhì)量、回流焊溫度曲線任何一個環(huán)節(jié)的微小偏差都可能導(dǎo)致連接短路、開路或虛焊。3. POP封裝的核心工藝與材料解析3.1 底層封裝基礎(chǔ)與承載底層封裝體是整個堆疊結(jié)構(gòu)的基石其設(shè)計和制造質(zhì)量直接決定了最終組裝的成敗?；暹x擇Substrate Selection底層通常采用具有較高層數(shù)如4-6層的封裝基板以容納處理器復(fù)雜的高速信號線和電源地網(wǎng)絡(luò)?；宓暮诵牟牧贤ǔＪ茿BFAjinomoto Build-up Film積層膜它比傳統(tǒng)的BTBismaleimide Triazine樹脂具有更細的線寬線距L/S能力能滿足處理器高密度I/O的需求?；屙斆嬗糜谶B接頂層POP的焊盤其表面處理Surface Finish至關(guān)重要主流選擇是電鍍鎳鈀金ENEPIG它能提供良好的可焊性和長期的焊點可靠性。芯片貼裝與互連Die Attach Interconnect處理器芯片通常通過倒裝芯片F(xiàn)lip Chip技術(shù)連接到基板上。芯片的正面有電路的一面朝下通過微小的凸塊Bump通常是銅柱加焊料帽與基板上的焊盤對準并連接。這種方式的互連長度極短電性能最優(yōu)適合處理器的高頻需求。在芯片與基板之間需要填充底部填充膠Underfill。這種環(huán)氧樹脂材料在毛細作用下流入芯片下方的縫隙固化后能將應(yīng)力均勻分布到所有凸點上顯著提升其抵抗熱機械應(yīng)力的能力是確保芯片長期可靠性的關(guān)鍵一步。實操心得底部填充膠的選型與工藝窗口選擇底部填充膠時不僅要看它的CTE熱膨脹系數(shù)是否與芯片、基板匹配更要關(guān)注它的流動特性Flow Characteristics和固化條件。流動性太強可能在固化前流到不該去的地方如POP焊盤上流動性太弱又可能填充不完全留下空洞。固化溫度和時間必須與后續(xù)的POP堆疊回流焊溫度曲線兼容避免提前固化或過度受熱降解。每次更換填充膠供應(yīng)商或型號都必須重新做完整的工藝驗證和可靠性測試。3.2 頂層封裝輕量化與高密度頂層封裝體尤其是承載存儲器的部分追求的是極致的輕薄和高密度。芯片減薄與超薄封裝Die Thinning Ultra-thin Package為了控制整體堆疊高度存儲器芯片通常會進行背面研磨Back Grinding將其厚度減薄到100微米甚至更薄。同時封裝用的塑封料Molding Compound和基板也選用更薄的規(guī)格。整個頂層封裝體的最終厚度可能只有0.3-0.5毫米?；ミB方式的選擇對于存儲器打線封裝Wire Bonding目前仍是主流因為它技術(shù)成熟、成本低。但打線需要從芯片周邊引出金線連接到基板這限制了I/O的密度并且金線本身會引入一定的電感和電阻。在追求更高帶寬的LPDDR5等應(yīng)用中扇出型封裝Fan-Out或基于RDL再布線層的晶圓級封裝WLP正成為趨勢。它們通過在芯片周圍重構(gòu)電路將芯片的焊點“扇出”到更大的節(jié)距從而可以直接通過焊球與下層連接省去了基板實現(xiàn)了更薄、電性能更好的封裝。頂層基板與焊球頂層基板的底部布滿了用于堆疊的焊球。這些焊球的成分通常是 SAC305錫銀銅合金或更低熔點的無鉛焊料。焊球的直徑和間距Pitch是核心參數(shù)。常見的間距有0.4mm、0.35mm正在向0.3mm邁進。更小的間距意味著在相同面積下能布置更多的互連點即更多的信號和電源地但也對貼裝精度和焊料印刷提出了地獄級的挑戰(zhàn)。3.3 堆疊與回流焊接對準與融合的藝術(shù)這是將兩個獨立個體融合為一個穩(wěn)定整體的關(guān)鍵一步其過程堪比精密的外科手術(shù)。助焊劑涂布Flux Dispensing首先在底層封裝頂部的焊盤上通過針頭或噴印的方式精確涂布一層薄而均勻的助焊劑。它的作用是清潔焊盤表面氧化物并在回流時促進焊料潤濕。涂布量必須精確控制過多會導(dǎo)致助焊劑在加熱時飛濺或殘留影響電氣性能過少則可能導(dǎo)致潤濕不良形成虛焊。貼片對準Pick, Place Alignment貼片機Pick-and-Place Machine用真空吸嘴拾取頂層封裝通過高精度視覺系統(tǒng)同時識別頂層封裝的底部焊球和底層封裝的頂部焊盤標記Fiducial Mark進行微米級的對準然后輕柔地放置到底層封裝上。此時焊球是“坐”在涂有助焊劑的焊盤上尚未形成冶金結(jié)合?；亓骱附覴eflow Soldering整個堆疊體進入回流焊爐經(jīng)歷一個精確控溫的加熱曲線。這個曲線通常包括預(yù)熱、保溫、回流和冷卻四個階段。預(yù)熱區(qū)緩慢升溫使助焊劑活化并讓組件均勻受熱避免熱沖擊。保溫區(qū)溫度維持在焊料熔點之下使助焊劑充分揮發(fā)并讓組件各部分溫度趨于一致減少溫差應(yīng)力?；亓鲄^(qū)溫度快速上升并超過焊料熔點如SAC305約為217°C。焊球完全熔化在助焊劑和表面張力的作用下坍塌Collapse并與底層焊盤發(fā)生冶金反應(yīng)形成金屬間化合物IMC如Cu6Sn5這是實現(xiàn)可靠電氣連接和機械強度的核心。冷卻區(qū)控制冷卻速率使焊點凝固成型。冷卻太快可能導(dǎo)致焊點脆性增加太慢則可能使IMC層過度生長同樣影響可靠性。注意事項回流焊溫度曲線的“魔鬼細節(jié)”制定回流曲線時必須綜合考慮頂層和底層封裝內(nèi)所有材料的耐熱性。例如底層芯片的底部填充膠的玻璃化轉(zhuǎn)變溫度Tg、頂層存儲器的塑封料的熱變形溫度、以及焊料本身的特性。一個常見的陷阱是為了確保POP焊球充分回流將峰值溫度設(shè)得過高或高溫區(qū)時間過長這可能導(dǎo)致底層填充膠降解或存儲器性能漂移。必須通過熱偶實測堆疊體內(nèi)部關(guān)鍵點的溫度來驗證曲線的安全性。4. POP封裝的設(shè)計挑戰(zhàn)與可靠性保障4.1 信號與電源完整性設(shè)計當處理器和存儲器以如此近的距離直連時信號完整性SI和電源完整性PI的設(shè)計從板級部分轉(zhuǎn)移到了封裝級挑戰(zhàn)更為嚴峻。電源分配網(wǎng)絡(luò)PDN設(shè)計處理器內(nèi)核和存儲器在高速運行時會產(chǎn)生瞬間的大電流需求di/dt。POP結(jié)構(gòu)下為它們供電的路徑經(jīng)過了底層基板、POP焊球、頂層基板等多重阻抗。任何一環(huán)的阻抗過高都會引起電源電壓的塌陷IR Drop或噪聲。設(shè)計中必須在封裝基板內(nèi)布置密集的電源/地平面并使用大量的去耦電容。這些電容需要 strategically placed大容值的 bulk電容放在底層基板靠近電源輸入處中小容值的去耦電容則盡可能靠近底層芯片的供電焊盤和POP連接處以提供不同頻段的噪聲濾波。高速信號布線LPDDR等內(nèi)存接口是典型的并行高速總線對時序要求極其苛刻。在POP內(nèi)部這些信號線從處理器芯片出發(fā)經(jīng)過底層基板、POP焊球、頂層基板最終到達存儲器芯片。必須確保所有數(shù)據(jù)線DQ和時鐘線CK的走線長度嚴格匹配Length Matching通常要求誤差在幾個密爾mil之內(nèi)以避免建立/保持時間違例。同時需要控制走線的特征阻抗通常為單端40Ω或50Ω并做好對相鄰信號和電源地的參考減少串擾。接地策略一個堅實、低阻抗的接地系統(tǒng)是高速數(shù)字電路穩(wěn)定的基石。在POP設(shè)計中需要確保頂層和底層之間有足夠多的接地焊球為返回電流提供最短、最順暢的路徑。這些接地連接同時也能起到屏蔽高速信號、降低電磁干擾EMI的作用。4.2 熱機械應(yīng)力管理與可靠性測試如前所述熱失配應(yīng)力是POP封裝可靠性的頭號殺手。工程上通過一系列設(shè)計和測試手段來應(yīng)對。材料選型的協(xié)同優(yōu)化這不是簡單地選擇CTE最低的材料。需要建立一個系統(tǒng)級的視角芯片硅的CTE約為2.6 ppm/°C?；搴诵牟牧系腃TE通常在10-20 ppm/°C。塑封料環(huán)氧樹脂塑封料的CTE可調(diào)范圍較大但需要平衡CTE、模量彈性模量和導(dǎo)熱系數(shù)。焊料SAC305的CTE約在21 ppm/°C。理想情況是讓所有材料的CTE盡可能接近但這不現(xiàn)實。更務(wù)實的做法是通過底部填充膠和塑封料這些高分子材料作為“應(yīng)力緩沖層”。它們的彈性模量相對較低具有一定的柔韌性可以吸收和分散由于CTE不匹配產(chǎn)生的應(yīng)力防止脆性的焊點或硅芯片直接承受過大的剪切力。加速壽命測試Accelerated Life Testing為了在短時間內(nèi)預(yù)測產(chǎn)品數(shù)年后的可靠性需要進行一系列嚴苛的測試。溫度循環(huán)測試Temperature Cycling, TC將樣品在-40°C到125°C或更寬范圍之間快速循環(huán)數(shù)百至數(shù)千次。這模擬了設(shè)備日常使用中因環(huán)境變化和自身發(fā)熱導(dǎo)致的冷熱交替是激發(fā)焊點疲勞失效的主要手段。高溫高濕存儲High Temperature High Humidity Storage, HTHS在85°C/85%RH的條件下存儲1000小時。這主要考核塑封料與芯片、基板之間的粘接界面是否會因濕氣侵入而退化以及金屬線路的抗腐蝕能力。高溫存儲High Temperature Storage, HTS在150°C下存儲1000小時。主要考核材料的熱老化特性以及金屬間化合物IMC的過度生長是否會弱化焊點強度。測試后需要通過聲學掃描顯微鏡C-SAM檢查內(nèi)部是否有分層Delamination通過切片分析Cross-Section觀察焊點的IMC形態(tài)和是否有裂紋通過電測試驗證功能是否失效。只有通過這些“煉獄”般的考驗一個POP設(shè)計才算具備了上市的基本資格。4.3 可制造性設(shè)計DFM與可測試性設(shè)計DFT再優(yōu)秀的設(shè)計如果無法高效、高良率地制造和測試也是紙上談兵。DFM關(guān)鍵點焊盤與阻焊設(shè)計Pad Solder Mask Design底層封裝頂部的焊盤尺寸需要比頂層封裝的焊球直徑稍大以確保足夠的焊接面積。阻焊層Solder Mask的開窗必須精確既要防止阻焊料污染焊盤又要能有效阻止焊料在回流時過度蔓延造成橋接。逃逸布線Escape Routing對于底層封裝頂層的焊盤陣列占據(jù)了中心區(qū)域處理器芯片的信號如何“逃逸”出來連接到主板這需要精密的基板布線設(shè)計通常采用多層基板通過埋孔Buried Via和盲孔Blind Via將信號從芯片區(qū)域引到封裝底部的焊球陣列BGA。共面性Coplanarity要求要求頂層封裝的焊球球頂和底層封裝的焊盤表面高度盡可能一致。通常要求整個平面的共面性誤差小于焊球直徑的25%。否則在貼裝時位置高的焊球可能接觸不到助焊劑而位置低的焊球則可能被過度擠壓導(dǎo)致焊接后短路或開路。DFT策略 POP的堆疊特性使得直接探測內(nèi)部芯片變得困難。測試策略是分層進行的底層封裝測試在堆疊前對底層封裝含處理器進行完整的電性能測試和功能測試確保其為“已知合格封裝體”KGP。頂層封裝測試同樣對頂層存儲器封裝進行預(yù)測試。堆疊后測試堆疊完成后主要通過底層封裝底部的BGA焊球訪問整個系統(tǒng)。測試內(nèi)容主要包括互聯(lián)測試Interconnect Test檢查所有POP焊球連接是否良好有無開路或短路。邊界掃描測試Boundary Scan, JTAG利用處理器內(nèi)置的JTAG端口訪問和測試與存儲器接口相關(guān)的I/O引腳以及存儲器的基本功能。系統(tǒng)級功能測試運行簡化的內(nèi)存讀寫測試程序驗證整個存儲子系統(tǒng)能否正常工作。這種分層的測試策略雖然增加了測試步驟但能有效隔離故障避免將壞品堆疊到好品上造成的成本浪費從總體上提升了良率。5. POP封裝的應(yīng)用演進與未來展望5.1 從智能手機到廣闊天地應(yīng)用場景深化POP封裝技術(shù)發(fā)軔于智能手機但它的價值正被越來越多的領(lǐng)域所認識和采用。移動計算平臺智能手機、平板電腦這仍是POP封裝最大、最成熟的應(yīng)用市場。從早期的應(yīng)用處理器移動內(nèi)存LPDDR的堆疊發(fā)展到如今集成度更高的PoPPackage on Package Plus即在垂直方向上堆疊兩層以上的芯片。例如將應(yīng)用處理器放在最底層中間層堆疊高速內(nèi)存最頂層再堆疊一顆NAND閃存實現(xiàn)真正的“三明治”結(jié)構(gòu)進一步壓榨空間。高性能計算HPC與人工智能在服務(wù)器和AI加速卡領(lǐng)域?qū)?nèi)存帶寬的需求是貪婪的。傳統(tǒng)的DIMM插槽方式已難以滿足需求。HBM高帶寬內(nèi)存技術(shù)本質(zhì)上是一種極致的2.5D/3D堆疊但它成本高昂。而POP提供了一種相對折中且靈活的方案可以將GPU或AI加速器芯片與多顆高帶寬的GDDR6顯存通過POP方式集成在一個更大的封裝內(nèi)有時被稱為CoWoS-S-like的廉價替代方案在提供可觀帶寬的同時擁有更好的成本控制和供應(yīng)鏈彈性。物聯(lián)網(wǎng)與可穿戴設(shè)備對于智能手表、TWS耳機、AR/VR眼鏡等設(shè)備空間限制比手機更為嚴苛。POP技術(shù)使得將微控制器、內(nèi)存、電源管理芯片甚至射頻模塊進行立體集成成為可能為實現(xiàn)極致小巧的“系統(tǒng)級封裝”SiP提供了關(guān)鍵路徑。汽車電子隨著自動駕駛和智能座艙的發(fā)展車規(guī)級處理器需要處理的數(shù)據(jù)量激增對內(nèi)存帶寬和空間的要求也水漲船高。符合AEC-Q100等車規(guī)可靠性標準的POP封裝開始在車載信息娛樂系統(tǒng)和自動駕駛域控制器中嶄露頭角以應(yīng)對高溫、高振動、長壽命的嚴苛車載環(huán)境。5.2 技術(shù)前沿異構(gòu)集成與更精細的間距POP封裝本身也在不斷進化以適應(yīng)更高性能、更異質(zhì)化的集成需求。異構(gòu)集成Heterogeneous Integration未來的POP堆疊的將不僅僅是處理器和存儲器?？赡軙吹綄⒐栊酒鏑PU、III-V族化合物芯片如GaN射頻器件、甚至無源器件如高性能電感、濾波器垂直集成在一起。這要求封裝技術(shù)能處理不同材料、不同尺寸、不同熱膨脹特性芯片之間的互連與應(yīng)力管理對中介層Interposer材料、熱界面材料TIM和互連技術(shù)都提出了新挑戰(zhàn)?；旌湘I合Hybrid Bonding的滲透當前POP的主流互連方式仍是基于焊球的回流焊接。但焊球的尺寸和間距縮小有其物理極限如焊料橋接?；旌湘I合技術(shù)通過銅-銅直接鍵合和介質(zhì)層如SiO2鍵合可以實現(xiàn)微米級甚至亞微米級的互連間距且連接電阻更低、可靠性更高。雖然目前成本較高且主要用于芯片內(nèi)部的3D堆疊如3D NAND但未來有望部分應(yīng)用于高端POP的互連層實現(xiàn)更高的I/O密度和帶寬。埋入式技術(shù)Embedded Technology為了進一步減薄厚度將芯片或被動元件埋入封裝基板內(nèi)部的技術(shù)正在發(fā)展。未來可能會出現(xiàn)這樣的POP結(jié)構(gòu)底層封裝中埋入了若干小芯片其表面再堆疊頂層封裝。這種“半埋入”結(jié)構(gòu)能實現(xiàn)更極致的輕薄化。5.3 對工程師的啟示擁抱系統(tǒng)級思維回顧POP封裝的整個技術(shù)圖譜給我的最大啟示是現(xiàn)代電子設(shè)計特別是高端硬件設(shè)計早已超越了單一的芯片或電路板范疇進入了系統(tǒng)級協(xié)同設(shè)計的時代。作為一名硬件工程師不能再只盯著原理圖和PCB布局。你必須開始關(guān)心芯片的封裝特性它的熱阻RθJA是多少它的I/O排布Bump Map對基板布線有何影響材料的選擇底部填充膠、塑封料、焊膏這些不再是采購部門的清單而是影響性能與可靠性的關(guān)鍵變量。制造與測試的約束你的設(shè)計是否考慮了貼片機的對準精度是否預(yù)留了足夠的測試訪問點POP封裝就像一座微縮的城市規(guī)劃需要建筑師芯片設(shè)計師、土木工程師封裝設(shè)計師、市政專家信號完整性工程師和環(huán)保專家熱設(shè)計、可靠性工程師通力合作。理解它掌握它意味著你擁有了在日益復(fù)雜的電子系統(tǒng)世界中解決空間、性能與成本這個“不可能三角”的一把關(guān)鍵鑰匙。它提醒我們創(chuàng)新往往發(fā)生在邊界上發(fā)生在將不同領(lǐng)域知識融合貫通的那一刻。當平面走向立體挑戰(zhàn)倍增但帶來的系統(tǒng)級收益也足以讓我們投入精力去跨越這些技術(shù)鴻溝。