1. 從“數(shù)數(shù)”到“時(shí)序控制”計(jì)數(shù)器的核心價(jià)值在數(shù)字電路和FPGA/ASIC設(shè)計(jì)的世界里計(jì)數(shù)器Counter可能是你接觸到的第一個(gè)也是貫穿整個(gè)職業(yè)生涯最基礎(chǔ)、最核心的時(shí)序邏輯電路。它遠(yuǎn)不止是“數(shù)數(shù)”那么簡(jiǎn)單。當(dāng)你需要精確控制一個(gè)操作的執(zhí)行周期比如讓一個(gè)LED燈每0.5秒閃爍一次當(dāng)你需要統(tǒng)計(jì)外部事件的次數(shù)比如計(jì)算一秒鐘內(nèi)通過傳感器的脈沖數(shù)量當(dāng)你需要生成特定頻率的時(shí)鐘分頻信號(hào)或者作為狀態(tài)機(jī)中的狀態(tài)編碼時(shí)計(jì)數(shù)器都是你工具箱里不可或缺的利器。Verilog作為硬件描述語言其精髓在于“描述”硬件電路的行為。編寫一個(gè)計(jì)數(shù)器本質(zhì)上是在用代碼定義一個(gè)由觸發(fā)器Flip-Flop和組合邏輯構(gòu)成的硬件模塊。這個(gè)過程強(qiáng)迫你去思考時(shí)鐘、復(fù)位、使能、計(jì)數(shù)溢出這些硬件時(shí)序概念是理解同步數(shù)字系統(tǒng)設(shè)計(jì)的最佳切入點(diǎn)。很多初學(xué)者在點(diǎn)亮第一個(gè)LED后下一步往往就是實(shí)現(xiàn)一個(gè)計(jì)數(shù)器來控制它的閃爍頻率這個(gè)簡(jiǎn)單的項(xiàng)目背后蘊(yùn)含了從組合邏輯到時(shí)序邏輯的關(guān)鍵跨越。本文將從一個(gè)資深數(shù)字電路工程師的視角徹底拆解Verilog計(jì)數(shù)器的設(shè)計(jì)與實(shí)現(xiàn)。我不會(huì)僅僅給出幾段代碼了事而是會(huì)深入探討不同應(yīng)用場(chǎng)景下的設(shè)計(jì)考量、常見的“坑”以及那些只有實(shí)際流片或上板調(diào)試過才能獲得的經(jīng)驗(yàn)。無論你是剛剛接觸Verilog的學(xué)生還是希望夯實(shí)基礎(chǔ)的工程師相信都能從中獲得直接的、可復(fù)現(xiàn)的參考價(jià)值。2. 二進(jìn)制計(jì)數(shù)器一切復(fù)雜設(shè)計(jì)的基石最基礎(chǔ)的計(jì)數(shù)器是二進(jìn)制計(jì)數(shù)器。它每個(gè)時(shí)鐘周期在時(shí)鐘有效沿通常是上升沿到來時(shí)其計(jì)數(shù)值加1。當(dāng)計(jì)數(shù)值達(dá)到最大值后在下一個(gè)時(shí)鐘沿會(huì)回到0或預(yù)設(shè)值并產(chǎn)生一個(gè)溢出信號(hào)。這個(gè)簡(jiǎn)單的行為是構(gòu)建更復(fù)雜計(jì)數(shù)器如模N計(jì)數(shù)器、環(huán)形計(jì)數(shù)器、約翰遜計(jì)數(shù)器的基礎(chǔ)。2.1 同步復(fù)位與異步復(fù)位一個(gè)關(guān)乎系統(tǒng)穩(wěn)定性的選擇在Verilog中描述一個(gè)計(jì)數(shù)器首先面臨的就是復(fù)位方式的選擇。這不僅僅是語法差異更直接對(duì)應(yīng)著硬件實(shí)現(xiàn)的不同電路結(jié)構(gòu)影響著系統(tǒng)的可靠性和復(fù)位恢復(fù)時(shí)間。同步復(fù)位意味著復(fù)位信號(hào)只在時(shí)鐘的有效邊沿被采樣并起作用。它的代碼風(fēng)格如下module counter_sync_rst #( parameter WIDTH 8 )( input wire clk, input wire sync_rst_n, // 低電平有效的同步復(fù)位 input wire en, // 計(jì)數(shù)使能 output reg [WIDTH-1:0] cnt ); always (posedge clk) begin if (!sync_rst_n) begin cnt {WIDTH{1b0}}; // 同步復(fù)位在時(shí)鐘沿將cnt清零 end else if (en) begin cnt cnt 1b1; end end endmodule同步復(fù)位的最大優(yōu)點(diǎn)是它能確保整個(gè)系統(tǒng)在同一個(gè)時(shí)鐘沿同步進(jìn)入復(fù)位狀態(tài)避免了復(fù)位信號(hào)與時(shí)鐘競(jìng)爭(zhēng)可能產(chǎn)生的亞穩(wěn)態(tài)問題。對(duì)于大型的同步設(shè)計(jì)這有利于保持全局時(shí)序的一致性。但它的缺點(diǎn)是復(fù)位信號(hào)必須滿足時(shí)鐘的建立時(shí)間和保持時(shí)間要求且復(fù)位生效至少需要一個(gè)時(shí)鐘周期無法實(shí)現(xiàn)“立即”復(fù)位。異步復(fù)位則不同復(fù)位信號(hào)一旦有效立即生效無需等待時(shí)鐘邊沿。其代碼如下module counter_async_rst #( parameter WIDTH 8 )( input wire clk, input wire async_rst_n, // 低電平有效的異步復(fù)位 input wire en, output reg [WIDTH-1:0] cnt ); always (posedge clk or negedge async_rst_n) begin if (!async_rst_n) begin cnt {WIDTH{1b0}}; // 異步復(fù)位任何時(shí)候復(fù)位有效立即清零 end else if (en) begin cnt cnt 1b1; end end endmodule異步復(fù)位的優(yōu)點(diǎn)是復(fù)位響應(yīng)快設(shè)計(jì)簡(jiǎn)單。但它有一個(gè)致命的“坑”復(fù)位釋放問題。如果異步復(fù)位信號(hào)在時(shí)鐘有效沿附近釋放撤消觸發(fā)器的輸出可能進(jìn)入亞穩(wěn)態(tài)因?yàn)閺?fù)位釋放和時(shí)鐘沿對(duì)觸發(fā)器來說都是“觸發(fā)”事件它們之間的競(jìng)爭(zhēng)會(huì)導(dǎo)致輸出不確定。實(shí)操心得復(fù)位策略的選擇在實(shí)際工程中純粹的異步復(fù)位很少直接使用。更常見的做法是采用“異步復(fù)位同步釋放”的策略。即復(fù)位信號(hào)到來時(shí)異步生效但撤消時(shí)先通過一個(gè)同步器與系統(tǒng)時(shí)鐘同步再傳遞給各個(gè)模塊。這樣可以兼顧快速?gòu)?fù)位和可靠釋放的優(yōu)點(diǎn)。很多FPGA的底層觸發(fā)器原生支持這種模式。在代碼層面你可以直接使用異步復(fù)位描述但需要確保頂層提供的復(fù)位信號(hào)已經(jīng)是經(jīng)過同步化處理的。2.2 使能信號(hào)與條件計(jì)數(shù)讓計(jì)數(shù)器“聽話”一個(gè)只會(huì)不停累加的計(jì)數(shù)器用途有限。en使能信號(hào)賦予了計(jì)數(shù)器“暫停”的能力。只有當(dāng)en為高電平時(shí)計(jì)數(shù)器才在時(shí)鐘沿進(jìn)行加1操作。這個(gè)簡(jiǎn)單的機(jī)制是實(shí)現(xiàn)更復(fù)雜邏輯控制的基礎(chǔ)。例如你可以用另一個(gè)模塊產(chǎn)生的脈沖作為en信號(hào)從而實(shí)現(xiàn)事件觸發(fā)計(jì)數(shù)。// 示例當(dāng)檢測(cè)到外部脈沖pulse_in時(shí)計(jì)數(shù)器才加1 reg pulse_dly; wire count_en; always (posedge clk or negedge rst_n) begin if (!rst_n) pulse_dly 1b0; else pulse_dly pulse_in; end // 檢測(cè)脈沖的上升沿 assign count_en pulse_in ~pulse_dly; always (posedge clk or negedge rst_n) begin if (!rst_n) event_cnt 8d0; else if (count_en) begin // 僅在脈沖上升沿計(jì)數(shù) event_cnt event_cnt 1b1; end end這里通過一個(gè)觸發(fā)器pulse_dly延遲一拍輸入脈沖然后用組合邏輯pulse_in ~pulse_dly生成一個(gè)時(shí)鐘周期寬度的使能脈沖count_en。這是一個(gè)非常經(jīng)典的邊沿檢測(cè)電路也是實(shí)現(xiàn)“上升沿和下降沿都計(jì)數(shù)的計(jì)數(shù)器”這類需求的基礎(chǔ)組件。要實(shí)現(xiàn)雙邊沿計(jì)數(shù)你需要分別檢測(cè)上升沿和下降沿然后對(duì)它們的使能信號(hào)進(jìn)行“或”操作。3. 模N計(jì)數(shù)器與計(jì)數(shù)終值控制從無限到有限二進(jìn)制計(jì)數(shù)器會(huì)從0計(jì)數(shù)到2^WIDTH-1然后溢出。但大部分時(shí)候我們需要的是模N計(jì)數(shù)器即計(jì)數(shù)到某個(gè)特定值N-1后歸零。例如你需要一個(gè)十進(jìn)制計(jì)數(shù)器或者一個(gè)分頻系數(shù)為60的時(shí)鐘分頻器。3.1 直接比較法最直觀的實(shí)現(xiàn)最直接的方法是在計(jì)數(shù)過程中判斷當(dāng)前值是否等于N-1如果是則下一周期歸零。module counter_mod_n #( parameter WIDTH 8, parameter N 10 // 模10計(jì)數(shù)器 )( input wire clk, input wire rst_n, input wire en, output reg [WIDTH-1:0] cnt, output reg overflow // 溢出標(biāo)志 ); // 檢查參數(shù)合法性 initial begin if (N (2**WIDTH)) begin $error(Error: N (%0d) exceeds counter range (2^%0d), N, WIDTH); end end always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt {WIDTH{1b0}}; overflow 1b0; end else if (en) begin if (cnt N - 1) begin cnt {WIDTH{1b0}}; overflow 1b1; // 計(jì)數(shù)溢出時(shí)產(chǎn)生一個(gè)周期的高脈沖 end else begin cnt cnt 1b1; overflow 1b0; end end else begin overflow 1b0; // 使能無效時(shí)溢出標(biāo)志保持為低 end end endmodule這里引入了overflow信號(hào)它在計(jì)數(shù)器歸零的那個(gè)時(shí)鐘周期輸出高電平。這個(gè)信號(hào)極其有用可以作為其他模塊的觸發(fā)信號(hào)或者用于生成占空比非50%的分頻時(shí)鐘。注意事項(xiàng)比較器的位寬與綜合優(yōu)化代碼中cnt N - 1會(huì)產(chǎn)生一個(gè)比較器。如果N是2的冪次方如16、64聰明的綜合工具可能會(huì)優(yōu)化掉這個(gè)比較器因?yàn)榕袛嘁粋€(gè)二進(jìn)制數(shù)是否等于2^n-1等價(jià)于判斷它的所有位是否都為1即cnt。但對(duì)于非2的冪次方的N綜合工具會(huì)生成一個(gè)真實(shí)的比較器電路。當(dāng)WIDTH較大時(shí)如32位這個(gè)比較器可能會(huì)成為時(shí)序路徑上的關(guān)鍵路徑。在設(shè)計(jì)高速計(jì)數(shù)器時(shí)需要關(guān)注這一點(diǎn)。3.2 加載預(yù)設(shè)值法更靈活的計(jì)數(shù)周期有時(shí)我們需要計(jì)數(shù)器在到達(dá)終值后不是歸零而是加載一個(gè)預(yù)設(shè)值重新開始計(jì)數(shù)。這可以通過一個(gè)加載信號(hào)load和預(yù)設(shè)值數(shù)據(jù)load_val來實(shí)現(xiàn)。module counter_load #( parameter WIDTH 8 )( input wire clk, input wire rst_n, input wire en, input wire load, input wire [WIDTH-1:0] load_val, output reg [WIDTH-1:0] cnt ); always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt {WIDTH{1b0}}; end else if (en) begin if (load) begin cnt load_val; // 加載預(yù)設(shè)值 end else begin cnt cnt 1b1; end end end endmodule這種結(jié)構(gòu)非常強(qiáng)大。你可以通過外部邏輯動(dòng)態(tài)改變load_val從而實(shí)現(xiàn)可變模的計(jì)數(shù)器。例如實(shí)現(xiàn)一個(gè)波特率發(fā)生器通過改變load_val來調(diào)整分頻系數(shù)以適應(yīng)不同的通信速率。4. 計(jì)數(shù)器的高級(jí)應(yīng)用與實(shí)戰(zhàn)“避坑”掌握了基礎(chǔ)計(jì)數(shù)器后我們可以探索一些更高級(jí)的應(yīng)用場(chǎng)景這些場(chǎng)景往往伴隨著一些容易忽略的細(xì)節(jié)和“坑”。4.1 生成時(shí)鐘與分頻不僅僅是計(jì)數(shù)計(jì)數(shù)器最經(jīng)典的應(yīng)用之一是時(shí)鐘分頻。假設(shè)系統(tǒng)主時(shí)鐘clk為50MHz我們需要一個(gè)1Hz的信號(hào)來驅(qū)動(dòng)秒表。一個(gè)簡(jiǎn)單的做法是設(shè)計(jì)一個(gè)模50,000,000的計(jì)數(shù)器。// 生成1Hz時(shí)鐘 (假設(shè)主時(shí)鐘50MHz) localparam CNT_MAX 50_000_000 - 1; reg [25:0] div_cnt; // 需要26位才能計(jì)數(shù)到50M reg clk_1hz; always (posedge clk or negedge rst_n) begin if (!rst_n) begin div_cnt 26d0; clk_1hz 1b0; end else begin if (div_cnt CNT_MAX) begin div_cnt 26d0; clk_1hz ~clk_1hz; // 翻轉(zhuǎn)產(chǎn)生1Hz方波 end else begin div_cnt div_cnt 1b1; end end end這里clk_1hz的翻轉(zhuǎn)發(fā)生在div_cnt歸零的時(shí)刻從而產(chǎn)生一個(gè)占空比為50%的1Hz方波。重要警告不要在FPGA內(nèi)部使用計(jì)數(shù)器生成的關(guān)鍵時(shí)鐘上面代碼生成的clk_1hz信號(hào)我們稱之為“門控時(shí)鐘”或“衍生時(shí)鐘”。在FPGA設(shè)計(jì)中強(qiáng)烈不建議將這樣的信號(hào)直接用作其他時(shí)序模塊的時(shí)鐘輸入如always (posedge clk_1hz)。原因如下時(shí)序難以分析FPGA的靜態(tài)時(shí)序分析工具主要針對(duì)單一的全局時(shí)鐘網(wǎng)絡(luò)。衍生時(shí)鐘與主時(shí)鐘之間的關(guān)系是異步的工具無法可靠地分析其路徑上的建立時(shí)間和保持時(shí)間。高扇出導(dǎo)致時(shí)序違例衍生時(shí)鐘通常由普通邏輯單元產(chǎn)生驅(qū)動(dòng)能力弱。如果用它驅(qū)動(dòng)很多觸發(fā)器極易產(chǎn)生高扇出問題導(dǎo)致時(shí)鐘偏斜大甚至無法正常工作。增加設(shè)計(jì)復(fù)雜度多個(gè)時(shí)鐘域需要復(fù)雜的同步電路如FIFO、雙觸發(fā)器同步器大大增加設(shè)計(jì)和驗(yàn)證難度。正確做法使用時(shí)鐘使能正確的做法是讓所有觸發(fā)器仍然使用全局主時(shí)鐘clk但為需要低速運(yùn)行的模塊生成一個(gè)周期性的“時(shí)鐘使能脈沖”。// 生成1Hz時(shí)鐘使能脈沖 reg [25:0] cnt; wire ce_1hz; // Clock Enable, 1Hz always (posedge clk or negedge rst_n) begin if (!rst_n) cnt 26d0; else if (cnt CNT_MAX) cnt 26d0; else cnt cnt 1b1; end assign ce_1hz (cnt CNT_MAX); // 每50M個(gè)周期產(chǎn)生一個(gè)高脈沖 // 使用時(shí)鐘使能的低速模塊 always (posedge clk or negedge rst_n) begin if (!rst_n) begin // 復(fù)位邏輯 end else if (ce_1hz) begin // 僅當(dāng)時(shí)鐘使能有效時(shí)才更新 // 低速業(yè)務(wù)邏輯每秒執(zhí)行一次 end end這種方法保持了單一的全局時(shí)鐘域所有時(shí)序分析都是確定和可靠的是FPGA設(shè)計(jì)的最佳實(shí)踐。4.2 高速脈沖捕捉與計(jì)數(shù)器位寬溢出在“高速計(jì)數(shù)器如何捕捉脈沖信號(hào)”這類場(chǎng)景中例如測(cè)量高頻信號(hào)頻率會(huì)遇到兩個(gè)核心問題計(jì)數(shù)器速度和計(jì)數(shù)器溢出。問題一計(jì)數(shù)器速度跟不上脈沖速度。如果脈沖頻率接近甚至超過系統(tǒng)時(shí)鐘頻率那么每個(gè)時(shí)鐘周期可能到來多個(gè)脈沖用簡(jiǎn)單的邊沿檢測(cè)會(huì)漏計(jì)數(shù)。解決方案是使用“同步器脈沖展寬”或?qū)Ｓ糜布?。?duì)于FPGA可以使用更高速的系統(tǒng)時(shí)鐘如果可能。使用多個(gè)計(jì)數(shù)器并行采樣再合并但這需要復(fù)雜的后期處理。利用FPGA內(nèi)部的專用硬件資源如IOB中的輸入寄存器或高速串行收發(fā)器。問題二計(jì)數(shù)器位寬不足導(dǎo)致溢出。測(cè)量頻率時(shí)我們通常在固定閘門時(shí)間如1秒內(nèi)計(jì)數(shù)。如果信號(hào)頻率很高計(jì)數(shù)值會(huì)非常大。例如測(cè)量100MHz的信號(hào)1秒內(nèi)會(huì)計(jì)數(shù)100,000,000次這需要至少27位的計(jì)數(shù)器2^27 ≈ 1.34億。如果閘門時(shí)間更長(zhǎng)或頻率更高所需位寬更大。// 頻率計(jì)核心計(jì)數(shù)模塊示例 module freq_counter #( parameter GATE_TIME 27d100_000_000, // 1秒閘門(假設(shè)時(shí)鐘100MHz) parameter CNT_WIDTH 32 )( input wire clk, // 系統(tǒng)時(shí)鐘假設(shè)100MHz input wire rst_n, input wire sig_in, // 待測(cè)信號(hào) output reg [CNT_WIDTH-1:0] freq_value, output reg data_valid ); reg gate_r; // 閘門信號(hào)寄存器 reg sig_dly; wire sig_edge; reg [CNT_WIDTH-1:0] edge_cnt; reg [26:0] gate_cnt; // 閘門時(shí)間計(jì)數(shù)器 // 待測(cè)信號(hào)邊沿檢測(cè)需先同步此處省略同步器 always (posedge clk or negedge rst_n) begin if (!rst_n) sig_dly 1b0; else sig_dly sig_in; end assign sig_edge sig_in ~sig_dly; // 上升沿檢測(cè) // 閘門生成器生成一個(gè)1秒寬的高電平閘門 always (posedge clk or negedge rst_n) begin if (!rst_n) begin gate_cnt 27d0; gate_r 1b0; end else begin if (gate_cnt GATE_TIME - 1) begin gate_cnt 27d0; gate_r ~gate_r; // 翻轉(zhuǎn)產(chǎn)生周期性閘門 end else begin gate_cnt gate_cnt 1b1; end end end // 在閘門有效期內(nèi)對(duì)邊沿計(jì)數(shù) always (posedge clk or negedge rst_n) begin if (!rst_n) begin edge_cnt {CNT_WIDTH{1b0}}; freq_value {CNT_WIDTH{1b0}}; data_valid 1b0; end else begin if (gate_r) begin // 閘門開啟 if (sig_edge) begin edge_cnt edge_cnt 1b1; end data_valid 1b0; end else begin // 閘門關(guān)閉 // 閘門下降沿時(shí)鎖存計(jì)數(shù)值并輸出 freq_value edge_cnt; // 計(jì)數(shù)值即為頻率值Hz edge_cnt {CNT_WIDTH{1b0}}; // 清空計(jì)數(shù)器準(zhǔn)備下一次測(cè)量 data_valid 1b1; // 輸出數(shù)據(jù)有效 end end end endmodule這個(gè)例子中CNT_WIDTH必須設(shè)置得足夠大以防止edge_cnt在閘門時(shí)間內(nèi)溢出。同時(shí)待測(cè)信號(hào)sig_in必須先通過至少兩級(jí)觸發(fā)器進(jìn)行同步化處理以消除亞穩(wěn)態(tài)這部分在上方代碼中已省略。4.3 計(jì)數(shù)器作為狀態(tài)機(jī)編碼簡(jiǎn)潔與清晰在有限狀態(tài)機(jī)設(shè)計(jì)中計(jì)數(shù)器本身就可以作為狀態(tài)編碼。例如一個(gè)需要等待固定周期的狀態(tài)。localparam S_IDLE 3d0; localparam S_WAIT 3d1; localparam S_DONE 3d2; reg [2:0] state, next_state; reg [7:0] wait_cnt; // 等待計(jì)數(shù)器 always (posedge clk or negedge rst_n) begin if (!rst_n) begin state S_IDLE; wait_cnt 8d0; end else begin state next_state; // 在等待狀態(tài)中遞減計(jì)數(shù)器 if (state S_WAIT) begin wait_cnt wait_cnt - 1b1; end else begin wait_cnt 8d100; // 預(yù)設(shè)等待100個(gè)周期 end end end always (*) begin next_state state; case (state) S_IDLE: if (start_trigger) next_state S_WAIT; S_WAIT: if (wait_cnt 8d0) next_state S_DONE; // 計(jì)數(shù)器歸零則跳出等待 S_DONE: next_state S_IDLE; default: next_state S_IDLE; endcase end這里wait_cnt計(jì)數(shù)器實(shí)現(xiàn)了狀態(tài)的延時(shí)跳轉(zhuǎn)。這種模式在需要定時(shí)、輪詢的操作中非常常見。5. 仿真、綜合與調(diào)試讓代碼變成可靠的電路寫完Verilog代碼只是第一步更重要的是通過仿真和綜合來驗(yàn)證其行為是否正確以及生成的電路是否滿足時(shí)序要求。5.1 編寫有效的測(cè)試平臺(tái)一個(gè)完整的計(jì)數(shù)器測(cè)試平臺(tái)應(yīng)該覆蓋以下場(chǎng)景復(fù)位功能測(cè)試。使能信號(hào)控制測(cè)試。計(jì)數(shù)溢出和歸零測(cè)試。對(duì)于模N計(jì)數(shù)器測(cè)試其模值是否正確。對(duì)于有加載功能的計(jì)數(shù)器測(cè)試加載功能。timescale 1ns/1ps module tb_counter_mod_n(); reg clk; reg rst_n; reg en; wire [7:0] cnt; wire overflow; // 實(shí)例化被測(cè)模塊 counter_mod_n #(.WIDTH(8), .N(10)) uut ( .clk(clk), .rst_n(rst_n), .en(en), .cnt(cnt), .overflow(overflow) ); // 生成時(shí)鐘 initial begin clk 0; forever #10 clk ~clk; // 50MHz時(shí)鐘 end // 主測(cè)試邏輯 initial begin // 初始化 rst_n 0; en 0; #100; // 測(cè)試1復(fù)位釋放后計(jì)數(shù)器是否為零 rst_n 1; #20; if (cnt ! 0) $error(Test1 Failed: Counter not zero after reset release.); // 測(cè)試2使能無效時(shí)計(jì)數(shù)器應(yīng)保持 #100; if (cnt ! 0) $error(Test2 Failed: Counter changed while en0.); // 測(cè)試3使能有效檢查計(jì)數(shù)序列和溢出 en 1; repeat(15) (posedge clk); // 計(jì)數(shù)15個(gè)周期 // 在第10個(gè)周期計(jì)數(shù)9時(shí)應(yīng)溢出并歸零第15個(gè)周期時(shí)cnt應(yīng)為5 if (cnt ! 5) $error(Test3 Failed: Counting sequence error. cnt%0d, expected 5, cnt); // 可以在這里添加對(duì)overflow信號(hào)的檢查 // ... // 測(cè)試4動(dòng)態(tài)關(guān)閉使能 en 0; repeat(5) (posedge clk); if (cnt ! 5) $error(Test4 Failed: Counter changed while en0.); $display(All tests passed!); $finish; end // 波形dump用于在仿真工具中查看 initial begin $dumpfile(wave.vcd); $dumpvars(0, tb_counter_mod_n); end endmodule5.2 綜合與優(yōu)化警惕信號(hào)被優(yōu)化掉“verilog防止信號(hào)被優(yōu)化”是一個(gè)常見問題。綜合工具如Synopsys Design Compiler, Vivado, Quartus會(huì)進(jìn)行積極的優(yōu)化移除它認(rèn)為沒有驅(qū)動(dòng)任何負(fù)載輸出或用于計(jì)算輸出的邏輯。如果你的計(jì)數(shù)器僅用于內(nèi)部臨時(shí)計(jì)數(shù)且最終沒有影響到任何輸出端口它很可能會(huì)被綜合工具當(dāng)成冗余邏輯移除。如何防止被優(yōu)化確保信號(hào)被使用最根本的方法是將計(jì)數(shù)器輸出連接到模塊的輸出端口或者用其值參與決定輸出端口的值。使用綜合指導(dǎo)語句在Verilog中可以使用(* keep true *)屬性Vivado/Quartus或syn_keep等編譯器指令來告訴工具保留某個(gè)網(wǎng)絡(luò)或寄存器。但這種方法不可移植且過度使用會(huì)影響優(yōu)化效果。(* keep true *) reg [31:0] debug_counter; // Vivado 專用語法添加虛擬負(fù)載在測(cè)試或調(diào)試階段可以添加一個(gè)不用于實(shí)際功能的輸出端口來“負(fù)載”這個(gè)計(jì)數(shù)器防止被優(yōu)化。output wire [31:0] cnt_debug // 專門用于調(diào)試觀察的端口 assign cnt_debug internal_counter;經(jīng)驗(yàn)之談?wù){(diào)試計(jì)數(shù)器的技巧在FPGA上調(diào)試時(shí)如果無法直接引出大量計(jì)數(shù)器信號(hào)到IO口可以借助嵌入式邏輯分析儀如Xilinx的ILA Intel的SignalTap。將這些內(nèi)部計(jì)數(shù)器信號(hào)添加到分析儀中設(shè)置觸發(fā)條件如計(jì)數(shù)器溢出就可以實(shí)時(shí)捕獲其波形。這是驗(yàn)證計(jì)數(shù)器行為最直接有效的方法。5.3 時(shí)序收斂高速計(jì)數(shù)器的挑戰(zhàn)當(dāng)設(shè)計(jì)高速計(jì)數(shù)器例如工作在數(shù)百M(fèi)Hz時(shí)鐘下時(shí)計(jì)數(shù)器的加法器鏈可能成為關(guān)鍵路徑。從最低位到最高位的進(jìn)位傳遞延遲可能無法在一個(gè)時(shí)鐘周期內(nèi)完成導(dǎo)致建立時(shí)間違例。優(yōu)化策略流水線將一個(gè)大位寬的計(jì)數(shù)器拆分成幾個(gè)小段每段獨(dú)立計(jì)數(shù)并在下一級(jí)處理進(jìn)位。這增加了延遲周期但提高了最大工作頻率。使用專用進(jìn)位鏈FPGA的Slice中通常有快速進(jìn)位邏輯確保在編寫cnt cnt 1時(shí)綜合器能正確推斷并使用這些資源。保持代碼的簡(jiǎn)潔性有助于工具優(yōu)化。降低需求如果可能考慮是否能用多個(gè)低速計(jì)數(shù)器并行工作或者降低計(jì)數(shù)器的位寬。6. 從計(jì)數(shù)器到系統(tǒng)一個(gè)簡(jiǎn)單應(yīng)用實(shí)例讓我們?cè)O(shè)計(jì)一個(gè)簡(jiǎn)單的“智能”LED閃爍器它包含一個(gè)可配置的計(jì)數(shù)器用于控制閃爍頻率和占空比。module smart_led_blinker #( parameter CLK_FREQ 50_000_000 // 輸入時(shí)鐘頻率50MHz )( input wire clk, input wire rst_n, input wire [31:0] period_cycles, // 閃爍周期單位時(shí)鐘周期數(shù) input wire [31:0] duty_cycle, // 高電平占空比單位時(shí)鐘周期數(shù) (應(yīng)小于period_cycles) output reg led_out ); reg [31:0] cycle_counter; always (posedge clk or negedge rst_n) begin if (!rst_n) begin cycle_counter 32d0; led_out 1b0; end else begin // 周期計(jì)數(shù)器 if (cycle_counter period_cycles - 1) begin cycle_counter 32d0; end else begin cycle_counter cycle_counter 1b1; end // 比較輸出實(shí)現(xiàn)PWM if (cycle_counter duty_cycle) begin led_out 1b1; end else begin led_out 1b0; end end end // 簡(jiǎn)單的參數(shù)檢查仿真時(shí)報(bào)警 initial begin if (duty_cycle period_cycles) begin $warning(Duty cycle exceeds period. LED will be always on.); end end endmodule這個(gè)模塊利用一個(gè)32位的cycle_counter實(shí)現(xiàn)了PWM脈沖寬度調(diào)制控制。通過外部配置period_cycles和duty_cycle可以精確控制LED的閃爍頻率和亮度占空比。它本質(zhì)上是一個(gè)自動(dòng)重載的計(jì)數(shù)器計(jì)滿歸零加上一個(gè)比較器。你可以通過微處理器如ARM Cortex-M的APB總線將period_cycles和duty_cycle作為寄存器映射出來實(shí)現(xiàn)動(dòng)態(tài)調(diào)光。這就是一個(gè)計(jì)數(shù)器如何作為基礎(chǔ)模塊參與到更復(fù)雜SoC系統(tǒng)中的一個(gè)微小但具體的例子。計(jì)數(shù)器是數(shù)字邏輯的脈搏它把連續(xù)的時(shí)鐘流分割成了我們可以度量、可以控制的離散時(shí)間單元。理解并熟練運(yùn)用計(jì)數(shù)器是駕馭數(shù)字系統(tǒng)時(shí)序的基礎(chǔ)。從簡(jiǎn)單的分頻到復(fù)雜的協(xié)議處理背后都離不開計(jì)數(shù)器的身影。在實(shí)際項(xiàng)目中我習(xí)慣為每一個(gè)需要定時(shí)或計(jì)數(shù)的功能都明確規(guī)劃一個(gè)計(jì)數(shù)器并仔細(xì)考慮其位寬、復(fù)位和使能策略這能讓整個(gè)設(shè)計(jì)的時(shí)序行為變得更加清晰和可控。當(dāng)你下次面對(duì)一個(gè)時(shí)序控制問題時(shí)不妨先問問自己這里是否需要以及如何設(shè)計(jì)一個(gè)計(jì)數(shù)器